Technologie-Radar
Beleg für Machbarkeit der Quasi-monolithischen Chip-Integration auf Wafer-Ebene
Fraunhofer IPMS realisiert hochdichte Chiplet-Systeme auf Wafer-Ebene auf APECS-Pilotlinie.
Halbleiterforschung
Technologie-Radar
MIT-Ingenieure stapeln Chiplagen ohne trennende Silziumsubstrate
Mit neuer Methode hergestellte 3D-Chip könnten eine Rechenleistung auf Supercomputer-Niveau in tragbaren Geräten ermöglichen.
Technologie-Radar
TU Graz: Neues Labor erforscht Halbleitermaterialien auf Basis von Hydosilanen
Mit energie- und ressourcensparenden Methoden sollen hochwertige dotierte Siliziumschichten für die Elektronik- und Solarbranche ermöglicht werden.