Auf dem RISC-V Summit Europe vom 24.- 28. Juni im MOC, München zeigten die beiden Lauterbach-Systemingenieure und RISC-V-Experten Markus Göhrle und Michael Schleimkofer in ihrer Präsentation „𝗛𝗲𝘁𝗲𝗿𝗼𝗴𝗲𝗻𝗲𝗼𝘂𝘀 𝗠𝘂𝗹𝘁𝗶𝗰𝗼𝗿𝗲 𝗗𝗲𝗯𝘂𝗴𝗴𝗶𝗻𝗴 𝗼𝗳 𝗥𝗜𝗦𝗖-𝗩 𝗖𝗼𝗿𝗲𝘀 𝗶𝗻 𝗖𝗼𝗺𝗽𝗹𝗲𝘅 𝗖𝗵𝗶𝗽𝘀“, dass auch Multicore-Debugging mit RISC-V-Cores keine Raketenwissenschaft ist und dass es effiziente Methoden gibt, um auch komplexe Chips mit komplexen Softwarekonfigurationen zu beherrschen.
Sie zeigten auf, wie Entwickler mit den richtigen Tools und Debug-Strategien jede Debug-Herausforderung in heterogenen Szenarien meistern können und wie Cores von RISC-V und anderen Architekturen gleichzeitig mit einer einzigen Debug-Schnittstelle und einer einzigen Debug-Probe debuggt werden können, um einen Einblick in das gesamte eingebettete System zu erhalten. Der Vortrag behandelte das On- und Off-Chip-Tracing in Echtzeit für alle wichtigen RISC-V-Trace-Systeme sowie die Verwendung von standardisierten RISC-V-Debug- und Trace-Schnittstellen.
Am Lauterbach-Stand im Ausstellungsbereich konnten Entwickler ferner drei verschiedene komplexe Debug-Demos unter realen Bedingungen erkunden, die SiFive- und AndesTech RISC-V-Cores in Kombination mit Arm Cortex-CPUs verwenden. Zum ersten Mal wurde auch der zukünftige RISC-V N-Trace Standard in der Praxis vorgestellt. (oe)
