Der IMEC-Beitrag beschreibt die verschiedenen Hindernisse, wie die zum Teil stark divergierenden Anforderungen aktuellen Anwendungen, die eine weitere Skalierung der CMOS-Technik erschweren und den Designerfolg zu einer Lotterie werden lassen.
Als Lösung stellten die Autoren anschließen einen Ansatz vor, die sie CMOS 2.0 nennen, und der im Kern maßgeschneiderte 3D-SoCs durch gestapelte Lagen und innovativen Verbindungstechniken ermöglicht. Diese Technik soll eine Revolution des Chipdesigns einläuten.
Bestätigt fühlen sich die Autoren bei ihren Einschätzungen durch die Ankündigung aller großen Foundries, dass sie zu integrierten Chips mit Stromverteilungssystemen auf der Rückseite der Wafer übergehen werden. (jr)
