Aufbauend auf dem offenen Hardware-Design OpenTitan haben die Fraunhofer-Institute IIS, AISEC und EMFT einen RISC-V-Sicherheitschip entwickelt, der im 22-nm-FDSOI-Prozess von GlobalFoundries in Dresden gefertigt wurde. Die Entwicklung und Fertigung in Deutschland schafft technologische Souveränität und Transparenz über die gesamte Wertschöpfungskette hinweg.
Ein weiterer Vorteil des „RISC-V Secure Element“ ist, dass durch die enge Kooperation mit dem Chiphersteller GlobalFoundries in Dresden Varianten mit speziellen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen auch in kleineren und mittleren Stückzahlen realisiert werden können. Alternativ können sie als kundenspezifischer Vertrauensanker in einem größeren System-on-Chip integriert werden.
Langfristig soll das „Fraunhofer RISC-V Secure Element” dazu beitragen, dass vertrauenswürdige Hardware in deutlich mehr Alltags- und Industriegeräten integriert wird. Um dies zu realisieren, arbeiten die beteiligten Fraunhofer-Institute kontinuierlich an der Entwicklung nachfolgender Chip-Varianten.
Im Projekt ist das Fraunhofer IIS für die Konzeption und Umsetzung des RISC-V Secure Elements verantwortlich. Darüber hinaus begleitet das Institut den gesamten Entwicklungsprozess: von der Architektur und dem Chip-Design über Prototyping und Integration bis hin zur Vorbereitung auf regulatorische Anforderungen.
Das Fraunhofer AISEC fließt mit seiner langjährigen Forschungsarbeit zur Post-Quanten-Kryptografie in das Projekt ein. Es hat die Verfahren für das Secure Element so in Hardware umgesetzt und beschleunigt, dass Operationen trotz begrenzter Rechenleistung im Millisekundenbereich bleiben und somit praxistauglich sind. Die Cybersecurity-Expertise des Fraunhofer AISEC fließt zudem in alle Designphasen sowie in die Sicherheitsanalyse und -verifikation des Secure Elements ein. Ob Open-Source-Hardware physischen Angriffen standhält und wirklich sicher ist, zeigt sich erst in Labortests. Deshalb wird das Fraunhofer AISEC die physische Widerstandsfähigkeit des RISC-V Secure Elements in seinem Common Criteria (CC) EAL7-zertifizierten Hardware-Sicherheitslabor evaluieren.
Komplementär dazu wird die Funktionalität des RISC-V Secure Elements auf Prozessebene auch im CC EAL6 zertifizierten Sicherheitslabor des Fraunhofer EMFT mit Reverse-Engineering-Analyseverfahren detailliert geprüft. (jr)
